Scientific direction Development of key enabling technologies
Transfer of knowledge to industry

Programme de stages

Accélération matérielle sur FPGA d'un algorithme d'optimisation

DACLE

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

Bac+5, école d'ingénieur

7613

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : francois.galea@cea.fr

Les FPGA sont de plus en plus considérés comme une solution efficace pour l’accélération d’algorithmes logiciels gourmands en temps de calcul. Le principe est de déporter les sections les plus coûteuses du logiciel vers une architecture matérielle spécifique, implémentée sur le FPGA. De par les possibilités de parallélisme offertes, des facteurs d’accélération importants peuvent être obtenus. Ce stage s’intéresse à l’accélération d’une heuristique de type recherche tabou ou algorithme génétique pour un problème de conception de circuits électroniques. En raison des tailles de problèmes rencontrées, l’exécution logicielle de cet algorithme nécessite un très grand nombre d’itérations, et peut nécessiter un temps très important, pouvant atteindre plusieurs heures. Le stage consistera en les étapes suivantes : - Prise en main de l’algorithme considéré. - Implémentation matérielle du coeur de l’algorithme en VHDL (selon les possibilités, en partant de zéro ou en s’aidant de l’outil de synthèse de haut niveau de Xilinx). - Intégration de l’architecture matérielle dans l’environnement du laboratoire pour une exécution sur une plate-forme FPGA de Xilinx. - Test et évaluation (performance, consommation énergétique) sur la plateforme. Le candidat recherché est en dernière année de master recherche ou diplôme ingénieur (BAC+5). La maîtrise du langage de programmation matérielle VHDL et celle du langage C sont indispensables. Des connaissances en optimisation combinatoire et en conception FPGA seront appréciées.

Implémentation et optimisation d'une architecture multicoeur RISCV sur une plateforme multi-FPGA

DACLE

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

Bac+5, diplôme d'ingénieur

7611

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : benoit.tain@cea.fr

Aujourd’hui les applications sont de plus en plus complexes et les systèmes sur puce (SoC) devant supporter ces performances élevées augmentent aussi en complexité. La validation de ces systèmes passe souvent par l’étape de prototypage sur une plateforme à base de FPGA. Cependant, la complexité grandissante des SoC nécessite de plus en plus l’utilisation de plateformes de prototypage à base de plusieurs FPGA et ceci constitue un enjeu majeur pour la vérification de ces systèmes. L’objectif de ce stage consiste à implémenter une architecture multicoeur à base de processeurs RISC-V sur une plateforme proFPGA constituée de 2 FPGA Virtex 7 de Xilinx. Il faudra pour cela dans un premier temps, effectuer une partition manuelle de l’architecture, mettre en place l’interface de communication entre les partitions et implémenter les différentes partitions sur les différents FPGA. Le candidat sera alors amené à optimiser le multiplieur du processeur afin d’atteindre une fréquence de fonctionnement plus élevé. Dans un second temps, le candidat utilisera des partitions générées par un outil interne de partitionnement multi-FPGA afin de démontrer le fonctionnement d’un flot de conception multi-FPGA automatisé. Candidat à ce stage, vous êtes en dernière année de formation de deuxième cycle universitaire ou d’école d’ingénieur et disposez d’une bonne connaissance en C/C++, en VHDL et/ou Verilog, en conception FPGA et de l’outil Vivado de Xilinx. Exigeant et investi, vous avez à coeur de proposer des solutions innovantes et de travailler dans un milieu à la pointe de la technologie qui vous permettra de répondre aux enjeux de demain. Le candidat devra être doté d’un bon relationnel et posséder la capacité de travailler en équipe et en autonomie.

Exécution spéculative basée sur la théorie GLR/GLL

DACLE

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

BAC+5, école d'ingénieur

7610

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : thierry.goubier@cea.fr

Une problématique clé dans les processeurs actuels, et plus spécialement dans le calcul haute performance, est de prédire les accès mémoires pour permettre au processeur de précharger les données dans les caches. L'enjeu actuel est de d’exécuter efficacement des codes dit sparses, comme le HPCG, pour lequel l'efficacité des machines se situe à des niveaux très bas (typiquement < à 2% du maximum théorique des processeurs) dû au prix à payer pour les accès mémoires. Pour cela, une des voies est d'exécuter spéculativement en avance de phase les instructions sans effectuer de calcul afin de précharger les caches [1]. Dans cette exécution spéculative, un programme se transforme en une exécution parallèle suivant plusieurs branches (if / else), dont une seule se révélera correcte (prise / non-prise). Dans un domaine indépendant, celui des automates et de l'analyse syntaxique, le laboratoire a déjà mis en oeuvre une implémentation de la théorie GLR/GLL capable d’explorer de manière optimale les différentes alternatives d’exécution. Le but de ce stage est d'explorer et de valider si une telle théorie est capable de représenter une exécution spéculative d'un code de calcul. Le candidat devra alors implémenter une solution et analyser sur un flot d'instructions caractéristiques les performances obtenues. L'étudiant devra faire preuve d'un bon niveau en compilation et en architecture de processeur. Une poursuite en thèse est envisageable. [1] Z. Purser, K. Sundaramoorthy and E. Rotenberg, "A Study of Slipstream Processors", Proc. 33rd Ann. Int'l Symp. Microarchitecture, Monterey, CA, Dec. 2000.

Exécution native de code GPU dans le contexte d'une simulation SystemC/TLM 2.0

DACLE

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

Bac+5 - Master recherche/diplôme ingénieur

7609

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : amir.charif@cea.fr

Dans le cadre de la conception de systèmes numériques, le prototypage virtuel est devenu une nécessité, rendant possible le développement et la validation du logiciel avant la disponibilité de la plateforme matérielle. Le LCE (Laboratoire de Calcul et Environnement de Conception) propose sa propre solution de prototypage virtuel appelée SESAM. Grâce à une riche bibliothèque de composants et des méthodes innovantes d’accélération, SESAM permet de créer des prototypes virtuels de plateformes complexes et d’exécuter du code invité à des vitesses record. SESAM modélise plusieurs interfaces externes : SPI, I2C, PCI-Express, afin de rendre possible la simulation de plusieurs sous-systèmes connectés au sein d’une même simulation SystemC. Beaucoup d’architectures modernes adoptent un processeur graphique, ou GP-GPU (General Purpose Graphics Processing Unit) pour effectuer du calcul massivement parallèle. Le GPU est le plus souvent accessible via le bus PCI-Express, utilisé pour le transfert de données et de code exécutable vers la mémoire du GPU. Le but de ce stage est d’émuler l’exécution d’un code CPU/GPU en exécutant la partie CPU sur le modèle de processeur dans SESAM (e.g. ARM), et le code GPU sur un GPU physique connecté à la machine hôte. Il s’agira de modéliser dans SESAM un endpoint PCI-E qui transforme les requêtes TLM vers de vraies requêtes destinées au GPU physique. Le stagiaire sera donc confronté aux aspects les plus bas-niveau de la programmation GP-GPU et des transactions PCI-E. Les résultats de ce stage sont susceptibles de donner lieu à une publication dans une conférence internationale. Le candidat recherché est en dernière année de master recherche ou diplôme ingénieur (bac+5). Des connaissances solides en architecture des ordinateurs, langages C++ et C bas niveau sont requises. Toute expérience en programmation GPGPU (CUDA, OpenCL) sera appréciée. Le candidat idéal pour ce poste est curieux, aime apprendre de nouvelles choses et n’hésite pas à proposer des idées originales pour relever les nouveaux défis.

Optimisation de la hiérarchie mémoire d'une architecture multi/manycoeur hétérogène pour l'intelligence artificielle

DACLE

Technologies micro et nano - Technologies micro et nano

Saclay

Ile de France

6 mois

Bac+5 - Master recherche/diplôme ingénieur

7608

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : alexandre.carbon@cea.fr

Dans le cadre de ses activités liées à la conception d’architectures de calcul à haute efficacité énergétique, le laboratoire a développé la plateforme multicoeur hétérogène STELLAR. Cette plateforme est basée sur l’utilisation de cœurs de processeur RISC-V hétérogènes de type BOOM (à haute performance) et Rocket (à haute efficacité énergétique), afin d’implémenter une approche similaire à l’approche ARM big.LITTLE. Ses interfaces génériques et l’utilisation de bus de communication standardisés de type AMBA (AXI4 & AHB/APB) permettent d’intégrer de manière simple des blocs de traitements dédiés comme par exemple des accélérateurs matériels en fonction des applicatifs ciblés. Dans ce contexte, les architectures embarquées font face à de nombreux challenges, mêlant notamment traitements massifs de données et sûreté de fonctionnement. Les applications de type véhicule autonome, intégrant des solutions à base de traitements neuronaux, en sont la parfaite illustration. Afin de relever ces défis, nous proposons dans le cadre de ce stage d’optimiser la hiérarchie mémoire de la plateforme en place. Pour cela, le candidat procédera tout d’abord à une analyse critique d’algorithmes d’intelligence artificielle afin de proposer des optimisations de la hiérarchie mémoire de la plateforme. Ces optimisations pourront aller de la modification de la structure de cache actuelle à l’intégration potentielle d’interfaces mémoires vers l’extérieur, en passant par l’inclusion de nouveaux niveaux de cache ou des mécanismes de gestion dédiés. En se basant sur cette analyse, le candidat déterminera la meilleure stratégie à mettre en œuvre et procédera à son implémentation à l’aide des moyens à disposition dans le laboratoire. Il procédera enfin dans un dernier temps à l’évaluation des performances de la nouvelle hiérarchie proposée. Le candidat recherché est en dernière année de master recherche ou diplôme ingénieur (bac+5). Des connaissances solides en conception d’architecture des processeurs, ainsi qu’en langages C++ et C sont requises. Une connaissance des réseaux de neurones profonds est un avantage. Le candidat idéal pour ce poste est curieux, aime apprendre de nouvelles choses et n’hésite pas à proposer des idées originales pour relever les nouveaux défis.

Acquisition et analyse de données exosquelettes

DIASI

Mécanique et thermique - Mécanique et thermique

Saclay

Ile de France

6 mois

7591

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : franck.geffard@cea.fr

n tant qu'Institut de Recherche Technologique, le CEA-LIST, via le LRI (Laboratoire de Robotique Interactive), travaille depuis de nombreuses années sur la conception mécanique et la commande de nouvelles architectures mécatroniques devant assister l'homme dans des tâches industrielles plus ou moins complexes. Certains résultats sont déjà visibles et utilisés quotidiennement dans l'industrie (Cf. http://www-list.cea.fr/index.php/recherche-technologique/programmes-de-recherche/manufacturing-avance/robotique-collaborative). Ce stage s'intègre dans la continuité de ces travaux. L'objectif principal de ce stage sera de développer un système d'évaluation d'exosquelette. Pour ce faire le stagiaire devra proposer une instrumentation d'un exosquelette existant, en réaliser son intégration, puis participer aux essais sur site et à l'analyse de résultats. Pour plus de détails sur ce sujet, n'hésitez pas à nous contacter directement.

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