Scientific direction Development of key enabling technologies
Transfer of knowledge to industry

Programme de stages

Optimisation des mesures dimensionnelles, à l’échelle nanométrique, pour des applications de lithographie avancée

DTSi/SPAT/LLIT

Matériaux - Sciences et technologie des matériaux

Grenoble

Région Rhône-Alpes (38)

6 mois

Ingénieur/Master

3360468

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : cyril.vannuffel@cea.fr

Le LETI, institut CEA Tech de Grenoble, travaille à la mise au point de techniques de lithographie à bas coût au sein de son service Patterning de la plateforme Silicium. L'une de ces techniques est le Direct Self Assembly (DSA) qui doit permettre d'atteindre des faibles dimensions variant entre 10 et 30nm. Pour améliorer ce procédé en vue d'un transfert sur une ligne Pilote, des développements en métrologie sont nécessaires afin d'arriver à mesurer ces faibles dimensions, la rugosité de flanc et les erreurs de placement entre le copolymère et son guide.Le but de ce stage consiste à développer les mesures sur un CD-SEM nouvellement acquis et de corréler ces informations avec celles obtenues par d'autres techniques telles que la microscopie électronique à balayage en coupe transverse et la microscopie à force atomique en 3 dimensions. Dans cette tâche, l'apport des nouveaux modes d'imagerie, de réduction de bruit et détecteurs sera quantifiée. Une méthodologie d'acquisition et d'analyse d'images sera à également développer afin d'obtenir des valeurs fiables en fonction des différents matériaux et structures utilisées. Une attention particulière sera apportée à l'optimisation de la reproductibilité de mesure, sa justesse et la résolution tout en tenant compte de la modification des matériaux sous faisceau d'électrons. Pour mener à bien ce travail, le candidat sera amené à de fréquents échanges avec les membres des équipes de métrologie pour la lithographie et de développement DSA.

Démonstration applicative d’une architecture neuronale innovante

LIST/DACLE/SCSN/LCE

Informatique - Architecture des ordinateurs

Saclay

Région parisienne (91)

6 mois

Ingénieur

3360466

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : alexandre.carbon@cea.fr

Le Commissariat à l'Energie Atomique et aux Energies Alternatives (CEA) est un acteur majeur en matière de recherche, de développement et d'innovation. Cet organisme de recherche technologique intervient dans trois grands domaines : l'énergie, les technologies pour l'information et la santé et la défense. Reconnu comme un expert dans ses domaines de compétences, le CEA est pleinement inséré dans l'espace européen de la recherche et exerce une présence croissante au niveau international. Situé en île de France sud (Saclay), le Laboratoire d'Intégration des Systèmes et des Technologies (LIST) a notamment pour mission de contribuer au transfert de technologies et de favoriser l'innovation dans le domaine des systèmes de calcul parallèles. L'émergence de nouveaux systèmes intelligents interagissant fortement entre eux et avec les utilisateurs (réseaux de capteurs, systèmes adaptatifs), a conduit à l'essor de nouvelles applications toujours plus connectées et fortement dépendantes de l'environnement dans lequel elles évoluent. Les chaînes de traitement neuronales, comme les Deep Neural Networks, sont une approche fortement utilisée aujourd'hui pour les applications de ce type. Cependant, leur forte complexité calculatoire et leur structure particulière ne permettent pas de satisfaire les contraintes en performances énergétiques attendues lors de leur portage sur les architectures existantes. Dans le cadre d'une collaboration industrielle, le CEA LIST a développé un accélérateur matériel dédié à ces chaînes neuronales. Cette architecture innovante est aujourd'hui intégrée au sein d'un système complet porté sur FPGA, ce qui a permis d'en valider le fonctionnement sur des premiers portages applicatifs. Ce stage se déroulera au sein de l'équipe ayant participé à la conception du processeur. Il sera l'occasion pour le candidat de se confronter aux problématiques de portage et à l'optimisation d'applications neuronales embarquées connaissant aujourd'hui un large essor industriel, et de participer à la valorisation d'une architecture dédiée à celles-ci. L'objectif proposé est de réaliser le déploiement d'une application complète de démonstration de l'architecture. Une première étape de prise en main consistera à porter une chaine neuronale de test et ses différents noyaux de calcul associés sur l'accélérateur. S'appuyant sur la connaissance acquise lors de ce premier portage, le candidat développera un ensemble d'outils visant à automatiser la génération du code des différents noyaux de calcul classiques des chaînes neuronales visées. Ceci permettra au candidat de porter une chaîne plus complexe sur l'accélérateur afin de réaliser une démonstration applicative complète sur un système réel, intégrant des phases d'acquisition des données et de traitement des résultats par un processeur hôte associé à l'accélérateur.

Développement d'algorithmes de cryptographie en GPU

DSIS/STCS/LSOC

Informatique - Génie logiciel

Grenoble

Région Rhône-Alpes (38)

6 mois

Ingénieur/Master

3359849

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : florian.pebay@cea.fr

Le laboratoire LSOC mène des activités de sécurité pour les objets connectés et l'internet des objets. Dans le cadre de cette activité, le laboratoire souhaite évaluer les performances des algorithmes cryptographiques embarqués dans les GPU. Le travail du stage consiste d'abord à sélectionner un ou plusieurs crypto-systèmes (AES, RSA ou ECC par exemple) comme candidat à l'implémentation sur GP-GPU. Les GPU permettant d'optimiser les calculs avec des architectures massivement parallèles, les algorithmes sélectionnés devront être compatibles avec cette approche. Dans un second temps le candidat portera et développera les algorithmes sélectionnés sur GPU en utilisant la plateforme d'abstraction matérielle OpenCL. Le candidat validera ses développements de manière fonctionnelle. Dans un dernier temps, le candidat réalisera une étude comparative des performances des algorithmes, notamment en termes de sécurité.

Implémentation de mécanismes de tolérance de fautes dans un simulateur d’architectures multi-processeur

DACLE/SCSN/LCE

Electronique - Electricité - Electronique embarquée

Saclay

Région parisienne (91)

6 mois

Ingénieur/Master

3359844

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : chiara.sandionigi@cea.fr

Le Commissariat à l'Energie Atomique et aux Energies Alternatives (CEA) est un acteur majeur en matière de recherche, de développement et d'innovation. Cet organisme de recherche technologique intervient dans trois grands domaines : l'énergie, les technologies pour l'information et la santé et la défense. Reconnu comme un expert dans ses domaines de compétences, le CEA est pleinement inséré dans l'espace européen de la recherche et exerce une présence croissante au niveau international. Situé en île de France sud (Saclay), le Laboratoire d'Intégration des Systèmes et des Technologies (LIST) a notamment pour mission de contribuer au transfert de technologies et de favoriser l'innovation dans le domaine des systèmes de calcul parallèles.Le stage proposé s'inscrit dans le domaine de fiabilité des systèmes embarqués. La fiabilité des systèmes est une contrainte majeure dans plusieurs domaines d'application (par exemple spatial, avionique, médical). Du fait de la réduction continue des dimensions des transistors, elle est par ailleurs devenue un problème de plus en plus important dans d'autres domaines prétendument moins sensibles comme l'électronique grand publique. Définir la meilleure stratégie de tolérance aux fautes est nécessaire depuis les premières phases de développement du système.Dans ce contexte, l'objectif du stage est d'extendre un simulateur d'architectures multi-processeur existant au sein du laboratoire pour la mise en place de mécanismes de tolérance de fautes dans les architectures simulées. Le framework envisagé met en œuvre des techniques de redondance spatiale à différentes granularités de l'architecture. Les différents modules et sous-modules qui composent l'architecture sont identifiés et, selon les indications du développeur du circuit, des techniques de DWC (Duplication With Comparison) ou TMR (Triple Modular Redundancy) sont appliquées aux modules/sous-modules, produisant une architecture tolérante aux fautes. Le framework doit permettre d'analyser rapidement différentes possibilités de renforcement de l'architecture.Ce stage constituera pour le candidat l'opportunité d'appliquer ses compétences en matière de conception et modélisation d'architecture au sein d'une équipe pluri disciplinaire à l'origine de plusieurs architectures massivement parallèles et fortement connectée au milieu industriel. Niveau demandé : Master recherche/diplôme ingénieurDurée : 6 moisCompétences : Conception numérique, architectures parallèles, SystemCPièces à fournir : CV + lettre de motivation + classements Contact :Nom : Chiara SandionigiTéléphone : 01.69.08.37.30Email : chiara.sandionigi@cea.fr

Validation des résultats d’injection de fautes dans un simulateur d’architectures multi-processeur

DACLE/SCSN/LCE

Electronique - Electricité - Electronique embarquée

Saclay

Région parisienne (91)

6 mois

Ingénieur/Master

3359843

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : chiara.sandionigi@cea.fr

Le Commissariat à l'Energie Atomique et aux Energies Alternatives (CEA) est un acteur majeur en matière de recherche, de développement et d'innovation. Cet organisme de recherche technologique intervient dans trois grands domaines : l'énergie, les technologies pour l'information et la santé et la défense. Reconnu comme un expert dans ses domaines de compétences, le CEA est pleinement inséré dans l'espace européen de la recherche et exerce une présence croissante au niveau international. Situé en île de France sud (Saclay), le Laboratoire d'Intégration des Systèmes et des Technologies (LIST) a notamment pour mission de contribuer au transfert de technologies et de favoriser l'innovation dans le domaine des systèmes de calcul parallèles. Le stage proposé s'inscrit dans le domaine de fiabilité des systèmes embarqués. La fiabilité des systèmes est une contrainte majeure dans plusieurs domaines d'application (par exemple spatial, avionique, médical). Du fait de la réduction continue des dimensions des transistors, elle est par ailleurs devenue un problème de plus en plus important dans d'autres domaines prétendument moins sensibles comme l'électronique grand publique. Vérifier la capacité de tolérance aux fautes d'un système est ainsi une nécessité de plus en plus importante, depuis les premières phases de projet. Plusieurs outils d'injection de fautes sont proposés en industrie et académie pour différents niveaux d'abstraction de description du système. L'objectif du stage est la validation des résultats d'injection de fautes dans un simulateur d'architectures multi-processeur à niveau TLM (Transaction Level Modeling). Pour la validation, une même architecture implémentées aux niveaux TLM et RTL (Register Transfer Level) sera utilisée pour comparer les effets des fautes. Au niveau TLM, un injecteur de fautes déjà implémenté dans un simulateur existant au sein du laboratoire sera utilisé. A niveau RTL, les signaux sur lesquels introduire les fautes devront quant à eux être identifiés par le candidat et un mécanisme d'injection de fautes devra être implémenté. Niveau demandé : Master recherche/diplôme ingénieur Durée : 6 moisCompétences : Conception numérique, architectures parallèles, SystemC, VHDL et TclPièces à fournir : CV + lettre de motivation + classements Contact :Nom : Chiara SandionigiTéléphone : 01.69.08.37.30Email : chiara.sandionigi@cea.fr

masques métalliques IBC HET

DRT/LITEN/DTS/SMCP/LHET

Matériaux - Matériaux

Grenoble

Région Rhône-Alpes (38)

Ingénieur/Master

3359235

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : Oriol.NOSAGUILA@cea.fr

Host CenterThe research at LHET group at CEA-INES is dedicated to silicon based heterojunction solar cells, including the development of innovative solar cell concepts, devices characterization and industrial fabrication processes.MissionThe goal of the internship is the development of interdigitated back contact heterojunction (IBC-HET) solar cells based on the utilization of photolithography-free processes. IBC-HET technology currently holds the world record efficiency (25.6% by Panasonic) for a single junction silicon based solar cell. Therefore, there is a big interest in developing new processes for the localization of the different thin film materials on the IBC-HET solar cells back side as an alternative to the time consuming and costly photolithography techniques currently used. The candidate will work on the localized growth of doped and undoped amorphous silicon and transparent conductive oxides thin film layers through hard masks using PEVCD and Sputtering-PVD techniques. In parallel, the candidate will also explore the possibility of implementing the laser ablation technique to pattern such thin film materials in the fabrication process of IBC-HET cells.Candidate profileIdeally, the candidate is a last year student of a physics, chemistry or materials engineering (or equivalent) Bachelor of Science degree. The candidate should be fluent in English (French is a plus) and be familiarized with the basics of semiconductor materials. High motivation and teamwork spirit are fundamental. Poste basé sur le site du CEA au Bourget du Lac

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