Scientific direction Development of key enabling technologies
Transfer of knowledge to industry

Programme de stages

Calcul verifiable sur des données chiffrées et externalisées sur un cloud non sécurisé

DACLE/SCSN/L3S

Informatique - Informatique

Saclay

Région parisienne (91)

6 mois

Ingénieur/Master

3387130

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : oana.stan@cea.fr

Le chiffrement homomorphe permets d'effectuer des calculs à distance sur des données chiffrées mais ne garantit que la confidentialité. Cependant, le client qui reçoit le résultat chiffré de ce calcul n'a aucune preuve que le résultat soit correct.Pour vérifier le résultat d'un calcul sur des données chiffrées externalisées sur un nuage (cloud) ou serveur non sécurisé, une solution pour assurer l'intégrité est d'utiliser des schémas pour le calcul vérifiable (en anglais, Verifiable Computation - VC).Parmi les exigences pour que la vérification des résultats fournis par le serveur au client soit correcte, on peut énumerer: la sécurité, c.à.d. le serveur doit "prouver" la justesse du calcul d'une fonction déportée et l'efficacité, c.à.d le client doit être capable de vérifier la preuve avec beaucoup moins de ressources que s'il avait calculé directement la fonction.Même si ils existent beaucoup de travaux sur le calcul vérifiable et, en parallèle, sur des schéma (complétement) homomorphes, il y a peu d'études qui essaient de vérifier de manière efficace la justesse d'un calcul sur des données chiffrées en homomorphe. L'objectif de ce stage est d'evaluer la sécurité et l'efficacité du calcul vérifiable pour des données chiffrées en homomorphe, d'analyser les contraintes pour appliquer ce type de protocols (par exemple, des restrictions sur les fonctions à calculer) et de proposer des améliorations aux constructions existantes. Parmi les différentes étapes à atteindre, on pourra citer:-Etude de l'art des différentes protocols pour le calcul vérifiable avec un focus sur les protocoles utilisant des schémas homomorphes;-Analyse des techniques nécessaires pour implémenter de tels protocols (chiffrement homomorphe, signature, fonctions de hashage);-Choix, implémenation et évaluation d'un protocol pour le calcul vérifiable sur des données chiffrées en homomorphe;-Optimisation et amélioration du protocol choisi (au niveau théorique et/ou pratique).

Connexion et coordination déterministes de composants IIoT

LIST/DACLE/L3S

Informatique - Informatique

Saclay

Région parisienne (91)

6

Ingénieur/Master

3387129

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : selma.azaiez@cea.fr

Dans le cadre de ses travaux sur l'usine du futur, le laboratoire L3S a pour objectif de caractériser la propriété du déterminisme dans un réseau d'objets industriels distribué (IIOT). L'intéropérabilité entre les composants industriels en IIoT se fait parfois par des liaisons non déterministes telles qu'Ethernet. La maitrise du comportement temporel de bout en bout devient alors un challenge technologique d'autant plus important que la plus part des applications industrielles peuvent être critiques (ou mixte-critiques). Afin de répondre à cet objectif, le laboratoire L3S étudie une plateforme mixte CPU/FPGA où le composant FPGA permet de garantir la réception et l'envoi déterministe de flux de donnée.Un démonstrateur montrant les avantages d'une telle plateforme devrait être produit afin d'intégrer le showroom du département. Sur la base des travaux menés par les chercheurs au sein du laboratoire L3S, le stagiaire devra définir un cas d"étude simulant un IoT industriel et mettant en communication plusieurs composants dont des capteurs, dashboards, ou actuateurs etc. Le candidat devra maîtriser la programmation C embarquée, avoir des notions de programmation système et réseau et les bases de la théorie du temps-réel (ordonnancement). Une expérience pratique sur un RTOS léger tel que FreeRTOS serait un plus, la manipulation de drivers et la capacité a étudier l'écosystème logiciel existant pour y intégrer les travaux du stage également. Le travail se déroulera dans les locaux de Nano-innov du CEA Saclay, au sein du laboratoire L3S.

Constitution d'un dataset de classification d’images hyper-spectrales pour des techniques de traitements intégrées dans un imageur intelligent

LETI/DACLE/SCCI/L3I

Informatique - Traitement d'image

Grenoble

Région Rhône-Alpes (38)

6 mois

Ingénieur/Master

3387122

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : william.guicquero@cea.fr

L'objectif de ce stage est d'identifier les stratégies de constitution d'une base d'images permettant d'évaluer la robustesse de classification de différents stratégies algorithmiques. Il s'agira d'étudier notamment la fiabilité des approches vis à vis de différentes variabilités de la scène/objet à caractériser (orientation, angle d'éclairement, échelle, type de fond, contraste, niveau de bruit, etc.). Ce stage consistera dans un premier temps à prendre en main une plateforme spécifique d'acquisition d'images hyper-spectrales de manière à en maîtriser les paramétrages matériels. Ensuite, le travail sera porté sur des tests préliminaires d'algorithmes de classification développés au laboratoire et d'en valider le fonctionnement sur des données extraites via la plateforme d'acquisition. Enfin, après identification d'une ou plusieurs tâches de classification, un dataset d'images sera construit en prenant en compte une certaine variabilité des données. Une fois validé, ce dataset pourra par la suite être utilisé pour différents choix technologiques et leurs communications scientifiques respectives. Ce stage donne l'opportunité à l'étudiant d'acquérir une expertise sur l'ensemble de la chaîne de traitement de l'image et des problématiques sous-jacentes relatives aux méthodes d'acquisition d'image. En particulier, la constitution d'un dataset de test d'algorithmes de machine learning lui permettra d'entrevoir la complexité ainsi que les limitations liées à ces techniques en fonctions des ressources disponibles notamment dans le contexte de traitement d'image embarqué. Cette proposition est dédiée aux étudiants recherchant un stage au contenu technique riche et désirant acquérir une expérience dans la recherche technologique en lien avec l'industrie. Le travail demandé suppose de la part de l'étudiant une forte implication, de la prise d'initiative et de la rigueur. De manière plus générale, il découvrira les différentes missions d'un chercheur tout en restant dans un environnement de transfert industriel avec un fort cadre applicatif.

Etude et conception d’un pixel de capteur de vision CMOS évènementiel pour un système de vision 3D à base de processeurs neuronaux

LETI/DACLA/SCCI/L3I

Electronique - Electricité - Microélectronique

Grenoble

Région Rhône-Alpes (38)

6 mois

Ingénieur/Master

3387121

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : gilles.sicard@cea.fr

De nos jours, les capteurs de vision CMOS que l'on trouve dans le marché grand public comme les smartphones proposent une maturité technologique impressionnante. L'objectif est cependant d'améliorer encore et toujours les performances du capteur lui même, mais également du système embarqué qui l'utilise (le système de vision, ou caméra).Dans le cadre du développement de systèmes de vision intelligents ("Smart Camera") incluant capture d'images et traitement d'image complexe dans un même système embarqué, l'approche neuronale est investiguée par les laboratoires de recherche, de part le gain potentiel en consommation et en latence que pourrait apporter une telle approche.Ce sujet de stage se veut être une préparation à la thèse prévue sur le développement d'un capteur d'images événementiel optimisé pour une utilisation dans un système de vision innovant à base de réseau de neurones et implémenté en utilisant une approche 3D (circuits empilés). Un des éléments marquants de ce système est le type de signal véhiculé entre les différents blocs : un train de pulses (ou "spike").Le sujet de stage proposé ici est d'étudier et de concevoir un pixel CMOS événementiel capable de répondre à une utilisation dans un tel système. Il s'agira d'étudier la génération d'un signal de type pulse, l'information codée par ces pulses, et d'optimiser l'ensemble pour obtenir une faible surface et une faible consommation. Les possibilités de conception d'un tel pixel en technologie 3D seront également investiguées. Le candidat devra posséder des compétences et un goût pour l'électronique intégré analogique. Il saura faire preuve d'autonomie dans son travail.Cette proposition est dédiée aux étudiants recherchant un stage au contenu technique ambitieux et désirant acquérir une expérience dans la recherche technologique en lien avec l'industrie.Le stage donne l'opportunité à l'étudiant d'acquérir une expertise sur l'ensemble de la conception de circuits intégrés analogique et mixte, de l'étude système jusqu'à la fabrication du prototype. Enfin, il découvrira les différentes missions d'un chercheur tout en gardant un environnement de transfert industriel et un cadre applicatif.

Étude du phénomène d’électroluminescence (Glow) dans les pixels de capteurs infrarouge haute sensibilité pour applications spatiales, et conception de briques de test

LETI/DACLE/SCCI/L3I

Electronique - Electricité - Microélectronique

Grenoble

Région Rhône-Alpes (38)

5/6mois

Ingénieur/Master

3387120

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : jean-alain.nicolas@cea.fr

Afin d'observer toujours plus loin, la communauté spatiale réclame des détecteurs toujours plus sensibles pour ses applications d'analyse d'exoplanètes. Dans ces cas, le très faible flux de photons entrant nécessite l'utilisation de capteurs infrarouge refroidis spécialement optimisés en termes de bruit. Ainsi les phénomènes perturbateurs tels que les phénomènes d'électroluminescence des composants CMOS doivent désormais être pris en compte. Ces phénomènes, présents dans tout circuit électronique en fonctionnement ne sont pénalisants que pour des circuits d'imagerie, qui plus est, assez sensibles pour détecter cette faible émission de lumière. C'est donc particulièrement le cas dans les circuits de détection conçus pour l'astronomie qui travaillent avec de très faibles flux d'entrée et pour lesquels le « glow » peut constituer la limitation principale de leur sensibilité. Ce phénomène d'électroluminescence se traduit alors par la présence de « tâches » sur les images même sans éclairement du détecteur. Ce sujet de stage porte tout d'abord sur l'étude de ces phénomènes au niveau des transistors MOS. Suite aux résultats de cette étude différentes briques de test seront conçues et intégrées sur un circuit permettant à terme de caractériser et quantifier ce phénomène de « glow ». Le candidat devra posséder des compétences et un goût pour l'électronique intégré analogique ainsi que pour la physique des matériaux. Il saura faire preuve d'autonomie dans son travail. Cette proposition est dédiée aux étudiants recherchant un stage au contenu technique ambitieux et désirant acquérir une expérience dans la recherche technologique en lien avec l'industrie. Le stage donne l'opportunité à l'étudiant d'acquérir une expertise sur l'ensemble de la conception de circuits intégrés analogiques, de l'étude système jusqu'à la fabrication du prototype. Enfin, il découvrira les différentes missions d'un chercheur tout en gardant un environnement de transfert industriel et un cadre applicatif.

Méthodes d’exécution symbolique de code binaire pour détection de vulnérabilités

LETI/DSYS/SSSEC/CESTI

Informatique - Informatique

Grenoble

Région Rhône-Alpes (38)

5 à 6 mois

Ingénieur/Master

3387119

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : laurent.maingault@cea.fr

Contexte:Le laboratoire CESTI travaille sur la sécurité des cartes à puce. Son activité consiste entre autres à tester des cartes à puce afin d'évaluer leur niveau de sécurité. Ce sujet sera développé en collaboration avec le laboratoire Vérimag qui travaille sur l'analyse de code pour la sécurité.Une part importante de l'évaluation du niveau de la sécurité de ces puces consiste à réaliser des attaques par injection de fautes. Ces attaques perturbent l'exécution d'un algorithme, notamment par faisceau laser, afin d'en déduire de l'information sur le secret utilisé ou bypasser un test d'authentification par exemple.Afin d'aider l'évaluation du niveau de sécurité des composants, le CESTI utilise différents outils d'analyse de code, notamment d'un simulateur dynamique d'exécutables binaires (CELTIC) de cartes à puce capable d'injecter des fautes durant l'exécution. Très proche du matériel, donc très réaliste des comportements de la puce, cet outil reste cependant compliqué à utiliser et lent pour tester des codes conséquents. C'est pourquoi nous aimerions intégrer à ce simulateur dynamique des outils d'analyse de code statique (exécution symbolique, graphe de flot de contrôle) afin de mieux cibler les zones vulnérables du code ainsi que se soustraire des contraintes matérielles trop fortes du code binaire. Mission :Dans ce cadre, le stagiaire participera au développement de l'outil (C++). Dans un premier temps, il s'agira de prendre en main CELTIC et de convertir le code binaire exécuté dans CELTIC en une représentation intermédiaire, type LLVM. A partir de cette représentation, divers outils open source, issus de recherche académique, seront utilisés pour analyser les vulnérabilités potentielles de codes exemples, ce qu'on pourra vérifier expérimentalement. Profil recherché : Le stagiaire doit avoir des compétences en C++ afin d'utiliser et développer l'outil de simulateur de fautes. Il est nécessaire d'avoir une bonne compréhension du fonctionnement bas-niveau d'un microprocesseur (assembleur) et des notions d'analyse de codes. Le stagiaire pourra aussi être amené à tester en pratique les attaques par fautes sur microcontrôleur afin de valider le simulateur.Ce sujet est susceptible d'être prolongé en thèse.

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