Scientific direction Development of key enabling technologies
Transfer of knowledge to industry

Programme de stages

Electronique - Electricité >> Electronique embarquée
6 proposition(s).

Développement d'un banc pour test de micro-contrôleur sous radiations ionisantes

DACLE/SCCI/LFIC

Electronique - Electricité - Electronique embarquée

Saclay

Région parisienne (91)

6 mois

Ingénieur/Master

3381333

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : jean-marc.armani@cea.fr

Le Laboratoire de Fiabilisation et Intégration des Capteurs (LFIC) au CEA de Saclay étudie et réalise depuis plus de 20 ans des systèmes pouvant fonctionner en environnement hautement radioactif pour le nucléaire civil (centrales EDF, retraitement du combustible). Dans ce genre d'environnement, les circuits complexes tels que les micro-contrôleurs ne sont pas utilisés dans les zones où la radioactivité est élevée. Il n'existe en effet pas de composant bas coût capable de résister à ces ambiances. Le CEA a donc entrepris d'étudier la possibilité de "durcir" des composants micro-contrôleurs standards, i.e. les rendre résistants aux radiations, par l'utilisation de principes de monitoring et de guérison des dégradations engendrées par les radiations. L'objectif de ce stage est de développer un banc de test permettant d'évaluer le comportement de micro-contrôleurs sous radiations ainsi que de mettre en œuvre les principes de régénération et de monitoring de déjà étudiés par le laboratoire. Le principe de régénération retenu est le recuit thermique à haute température qui permet de guérir certaines dégradations. Le monitoring permet d'évaluer le degré de dégradation du micro-contrôleur lorsqu'il est irradié. Le travail proposé dans ce stage comporte la conception d'une carte d'une carte à base de micro-contôleur MSP430 et la programmation d'un banc constitué autour de cette carte afin de réaliser la mesure de la dégradation des différents blocs internes du MSP430. L'objectif est d'identifier les blocs les plus sensibles à l'intérieur du composant. Ce travail comprend de la programmation en langage C pour le MSP430 et en LabView pour le banc.

Conception d’un module de compression de données temps réel sur FPGA

LIST/DISC/LDI

Electronique - Electricité - Electronique embarquée

Saclay

Région parisienne (91)

4-6 Mois

Ingénieur/Master

3374753

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : vincent.saint-martin@cea.fr

Au sein du CEA, le Laboratoire d'Intégration des Systèmes et des Technologies (LIST) a notamment pour mission de contribuer au transfert de technologies et de favoriser l'innovation dans le domaine des systèmes embarqués. Dans ce contexte, pour répondre au besoin croissant de performances et de flexibilité des appareils de recherche de défauts par ultrasons et par courants de Foucault, le Département Imagerie et Simulation pour le Contrôle (DISC) participe à la conception et au développement de systèmes embarqués temps réel optimisés pour le contrôle non destructif.L'un de ces systèmes embarqués est conçu autour d'un FPGA de grande capacité qui lui permet de traiter de larges quantités de données en temps réel. Ces grandes capacités de processing permettent d'envisager le développement de nouvelles méthodes de contrôle basées sur la création d'images synthétisées à partir des signaux ultrasonores. Afin de promouvoir ces nouvelles méthodes d'imagerie dans l'industrie, une condition nécessaire est de pouvoir réduire la quantité de données associée.Durant le stage, l'étudiant intégrera le Laboratoire de Développement Informatique (LDI) du département et travaillera en liaison étroite avec les ingénieurs informatique et électronique. Le stage propose d'étudier, concevoir et développer un système de compression de données en temps réel sur FPGA, en respectant les étapes suivantes : 1. Une bibliographie concernant les différentes méthodes potentiellement adaptées à nos images : compression avec ou sans perte. 2. La comparaison de quelques méthodes sélectionnées à l'étape 1 sur des cas réels au sein d'une maquette Matlab ou Python. 3. L'étude d'IP de compression du marché, puis la conception sous forme d'IP VHDL de la méthode sélectionnée à l'étape 2, afin de permettre une compression des données sous forme de flux, en réduisant la latence au maximum ; cette IP sera ensuite intégrée et testée dans le cadre d'une application réelle au sein d'un démonstrateur industriel.Dans ce cadre, le stagiaire sera amené à se familiariser avec les contraintes propres aux systèmes d'acquisition de données temps réel. Il sera également confronté aux problématiques de traitement de données rencontrées dans le domaine du contrôle non destructif utilisant des capteurs ultrasonores multi-éléments. Pour mener à bien ce travail, l'étudiant devra posséder des connaissances en logique programmable FPGA et en langage VHDL, ainsi qu'en compression de données avec ou sans perte (notamment à base d'ondelettes).Le stagiaire percevra une gratification mensuelle brute et bénéficiera des facilités de transport du CEA.

Etude de la mise en œuvre d’un environnement de co-émulation générique basé sur FPGA

LIST/DACLE/LCE

Electronique - Electricité - Electronique embarquée

Saclay

Région parisienne (91)

6 mois

Ingénieur/Master

3361156

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : caaliph.andriamisaina@cea.fr

Avec l'augmentation de la complexité des systèmes sur puces (SoC), 70% des efforts de conception sont passés dans la phase de vérification. Cette phase de vérification s'effectue généralement à l'aide de logiciels de simulation tels que Modelsim, VCS, … Cependant, ces logiciels de simulation sont trop lents et ne peuvent pas suivre l'augmentation de la complexité des SoC. L'émulation est une alternative qui a pris de la place dans le flot de vérification offrant des fréquences de simulation largement supérieures aux logiciels de simulation, mais avec des coûts importants. Les émulateurs permettent de simuler des circuits complexes à des fréquences de quelques centaines de KHz voire plus d'1MHz. Ces fréquences restent limitées pour exécuter du logiciel et des milliards de cycle d'opérations logicielles tout en utilisant les interfaces et l'environnement réel des applications futures. Le prototypage rapide sur FPGA est une alternative viable pour répondre aux challenges décrits précédemment car il permet d'atteindre plusieurs MHz de fréquence de simulation. Cependant, le prototypage sur FPGA est limité en visibilité pour permettre une analyse détaillée de l'exécution. Ainsi, la co-émulation, basée sur un couplage entre un simulateur rapide (décrit au niveau transactionnel) s'exécutant sur un PC et une plate-forme FPGA intégrant des moniteurs, permet de pallier à cette limite de visibilité tout en gardant la rapidité de simulation.L'objectif du stage est dans un premier temps, de faire une étude bibliographique et qualitative des différentes méthodes de communication utilisées dans la co-émulation. Cet état de l'art a pour but d'identifier les différentes couches de communication utilisées entre un simulateur et une plate-forme FPGA.La seconde étape consiste à coupler un simulateur décrit en systemC et une plateforme d'évaluation FPGA VC707 de Xilinx. Pour ce couplage, il est nécessaire de développer les couches de communications identifiées lors de l'étude bibliographique. Ce stage permettra au candidat d'approfondir ses compétences en méthodologie de conception des SoC et en développement sur FPGA.

Implémentation de mécanismes de tolérance de fautes dans un simulateur d’architectures multi-processeur

DACLE/SCSN/LCE

Electronique - Electricité - Electronique embarquée

Saclay

Région parisienne (91)

6 mois

Ingénieur/Master

3359844

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : chiara.sandionigi@cea.fr

Le Commissariat à l'Energie Atomique et aux Energies Alternatives (CEA) est un acteur majeur en matière de recherche, de développement et d'innovation. Cet organisme de recherche technologique intervient dans trois grands domaines : l'énergie, les technologies pour l'information et la santé et la défense. Reconnu comme un expert dans ses domaines de compétences, le CEA est pleinement inséré dans l'espace européen de la recherche et exerce une présence croissante au niveau international. Situé en île de France sud (Saclay), le Laboratoire d'Intégration des Systèmes et des Technologies (LIST) a notamment pour mission de contribuer au transfert de technologies et de favoriser l'innovation dans le domaine des systèmes de calcul parallèles.Le stage proposé s'inscrit dans le domaine de fiabilité des systèmes embarqués. La fiabilité des systèmes est une contrainte majeure dans plusieurs domaines d'application (par exemple spatial, avionique, médical). Du fait de la réduction continue des dimensions des transistors, elle est par ailleurs devenue un problème de plus en plus important dans d'autres domaines prétendument moins sensibles comme l'électronique grand publique. Définir la meilleure stratégie de tolérance aux fautes est nécessaire depuis les premières phases de développement du système.Dans ce contexte, l'objectif du stage est d'extendre un simulateur d'architectures multi-processeur existant au sein du laboratoire pour la mise en place de mécanismes de tolérance de fautes dans les architectures simulées. Le framework envisagé met en œuvre des techniques de redondance spatiale à différentes granularités de l'architecture. Les différents modules et sous-modules qui composent l'architecture sont identifiés et, selon les indications du développeur du circuit, des techniques de DWC (Duplication With Comparison) ou TMR (Triple Modular Redundancy) sont appliquées aux modules/sous-modules, produisant une architecture tolérante aux fautes. Le framework doit permettre d'analyser rapidement différentes possibilités de renforcement de l'architecture.Ce stage constituera pour le candidat l'opportunité d'appliquer ses compétences en matière de conception et modélisation d'architecture au sein d'une équipe pluri disciplinaire à l'origine de plusieurs architectures massivement parallèles et fortement connectée au milieu industriel. Niveau demandé : Master recherche/diplôme ingénieurDurée : 6 moisCompétences : Conception numérique, architectures parallèles, SystemCPièces à fournir : CV + lettre de motivation + classements Contact :Nom : Chiara SandionigiTéléphone : 01.69.08.37.30Email : chiara.sandionigi@cea.fr

Validation des résultats d’injection de fautes dans un simulateur d’architectures multi-processeur

DACLE/SCSN/LCE

Electronique - Electricité - Electronique embarquée

Saclay

Région parisienne (91)

6 mois

Ingénieur/Master

3359843

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : chiara.sandionigi@cea.fr

Le Commissariat à l'Energie Atomique et aux Energies Alternatives (CEA) est un acteur majeur en matière de recherche, de développement et d'innovation. Cet organisme de recherche technologique intervient dans trois grands domaines : l'énergie, les technologies pour l'information et la santé et la défense. Reconnu comme un expert dans ses domaines de compétences, le CEA est pleinement inséré dans l'espace européen de la recherche et exerce une présence croissante au niveau international. Situé en île de France sud (Saclay), le Laboratoire d'Intégration des Systèmes et des Technologies (LIST) a notamment pour mission de contribuer au transfert de technologies et de favoriser l'innovation dans le domaine des systèmes de calcul parallèles. Le stage proposé s'inscrit dans le domaine de fiabilité des systèmes embarqués. La fiabilité des systèmes est une contrainte majeure dans plusieurs domaines d'application (par exemple spatial, avionique, médical). Du fait de la réduction continue des dimensions des transistors, elle est par ailleurs devenue un problème de plus en plus important dans d'autres domaines prétendument moins sensibles comme l'électronique grand publique. Vérifier la capacité de tolérance aux fautes d'un système est ainsi une nécessité de plus en plus importante, depuis les premières phases de projet. Plusieurs outils d'injection de fautes sont proposés en industrie et académie pour différents niveaux d'abstraction de description du système. L'objectif du stage est la validation des résultats d'injection de fautes dans un simulateur d'architectures multi-processeur à niveau TLM (Transaction Level Modeling). Pour la validation, une même architecture implémentées aux niveaux TLM et RTL (Register Transfer Level) sera utilisée pour comparer les effets des fautes. Au niveau TLM, un injecteur de fautes déjà implémenté dans un simulateur existant au sein du laboratoire sera utilisé. A niveau RTL, les signaux sur lesquels introduire les fautes devront quant à eux être identifiés par le candidat et un mécanisme d'injection de fautes devra être implémenté. Niveau demandé : Master recherche/diplôme ingénieur Durée : 6 moisCompétences : Conception numérique, architectures parallèles, SystemC, VHDL et TclPièces à fournir : CV + lettre de motivation + classements Contact :Nom : Chiara SandionigiTéléphone : 01.69.08.37.30Email : chiara.sandionigi@cea.fr

Développement d'un démonstrateur à base de FPGA et micro-contrôleur pour réseau sans fil

DACLE/LFIC

Electronique - Electricité - Electronique embarquée

Saclay

Région parisienne (91)

6 mois

Ingénieur/Master

3352916

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : jean-marc.armani@cea.fr

Le Laboratoire de Fiabilisation et Intégration des Capteurs (LFIC) au CEA de Saclay étudie et réalise depuis plus de 20 ans des systèmes pouvant fonctionner en environnement hautement radioactif pour le nucléaire civil (centrales EDF, retraitement du combustible). Dans ce genre d'environnement, les circuits complexes tels que les FPGA, ne sont pas utilisés dans les zones où la radioactivité est élevée. Il n'existe en effet pas de composant bas coût capable de résister à ces ambiances. Le CEA a donc entrepris d'étudier la possibilité de "durcir" des composants FPGA standards, i.e. les rendre résistants aux radiations, par l'utilisation de principes de monitoring et de guérison des dégradations engendrées par les radiations. L'objectif de ce stage est de développer un démonstrateur permettant de mettre en ?uvre les principes de régénération et de monitoring de FPGA déjà étudiés par le laboratoire. Le principe de régénération retenu est le recuit thermique à haute température qui permet de guérir certaines dégradations. Le monitoring permet d'évaluer le degré de dégradation du FPGA lorsqu'il est irradié. Le travail proposé dans ce stage concerne plus précisément la programmation du FPGA cible et d'une carte µ-contôleur ARM Cortex M3 sur lequel tourne la pile protocole réseau sans fil. L'objectif est de définir les moniteurs les plus adaptés parmi ceux existants et d'interfacer le FPGA avec le µ-contrôleur pour faire remonter les information à travers le réseau sans fil. Ce travail comprend de la programmation en VHDL et en langage C. Une étude de carte pourra être envisagée pour le pilotage de la régénération.Le candidat stagiaire devra définir et implémenter dans le code VHDL et C le protocole d'échange entre le FPGA et le µ-contôleur. Il pourra par la suite étudier le schéma du dispositif permettant de piloter la puissance de chauffe. Les études se feront à partir de cartes FPGA et micro-contrôleur déjà existantes.

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